CacheLatenzen

CacheLatenzen bezeichnen die Verzögerungszeiten, die auftreten, wenn ein Prozessor auf Daten im Cachespeicher zugreift. Sie sind ein zentraler Faktor für die Gesamtleistung moderner Rechnerarchitekturen, da Cachehierarchien dazu dienen, die Diskrepanz zwischen der schnellen CPU und dem vergleichsweise langsamen Hauptspeicher zu überbrücken.

In einer typischen mehrstufigen Cachestruktur unterscheidet man L1‑, L2‑ und L3‑Cache. Die Latenz des L1‑Caches liegt meist im Bereich von ein bis drei CPU‑Taktzyklen, während L2‑Caches typischerweise vier‑ bis zwölf‑Zyklen benötigen und L3‑Caches zehn‑ bis vierzig‑Zyklen beanspruchen. Der Zugriff auf den Hauptspeicher verursacht deutlich höhere Latenzen, oft mehrere hundert Zyklen.

Mehrere Faktoren beeinflussen die CacheLatenz. Die physikalische Entfernung der Speicherzellen, die Technologie des Speicherbaus (z. B. SRAM versus DRAM), die Zugriffsart (Lesen, Schreiben, evtl. Coherency‑Operationen) und die aktuelle Cache‑Belegung (Hits versus Misses) spielen dabei eine Rolle. Moderne Prozessoren nutzen spekulative Ausführung und Vorabrufe, um die Auswirkungen von Latenzen zu reduzieren.

Zur Messung werden Benchmarks wie „lat_mem_rd“ oder spezialisierte Mikro‑Benchmarks eingesetzt, die gezielt verschiedene Cache‑Ebenen ansteuern. Ergebnisgrößen sind typischerweise die durchschnittliche Zykluszahl pro Zugriff und die Verteilung von Hit‑ zu Miss‑Raten.

Optimierungsstrategien umfassen die Verbesserung der Datenlokalität im Quellcode, das Alignieren von Strukturen an Cache‑Linien­größen, das Nutzen von Prefetch‑Instruktionen und das Design von Algorithmen, die Cache‑Misses minimieren. Durch ein gezieltes Management der CacheLatenzen lassen sich signifikante Leistungssteigerungen in rechenintensiven Anwendungen erzielen.