systeemverilog

Systeemverilog is de Nederlandse benaming voor SystemVerilog, een hardware description en verification language die Verilog uitbreidt. Het is ontwikkeld als een gecombineerde taal voor zowel reconstructie van digitale hardware als voor uitgebreide test- en verificatieomgevingen. SystemVerilog werd gestandaardiseerd door IEEE als IEEE Std 1800, met eerste release in 2005 en latere revisies in 2009, 2012 en 2017. De taal is breed geaccepteerd in de elektronica-industrie voor zowel ontwerp en simulatie als verificatie van complexe systemen.

SystemVerilog verenigt twee hoofdgebieden: ontwerp (RTL) en verificatie. Voor ontwerpintroduceert het verbeterde data typen en constructies, zoals de logische type 'logic' (in plaats van alleen 'reg'), gestructureerde data types, en uitgebreide array- en kanaalondersteuning. Het biedt ook interfaces en modporten voor betere modulairiteit en verbindingsbeheer. Voor verificatie voegt het objectgeoriënteerde programmeerconstructies toe (klassen, polymorfisme, interfaces), constraints en randomisatie, en SystemVerilog Assertions (SVA) voor formele en run-time checks. Coverage-ondersteuning via covergroups en diverse verification methodologies werd mede mogelijk gemaakt door SystemVerilog, waaronder de populaire Universal Verification Methodology (UVM) die op SystemVerilog is gebaseerd.

Syntax en implementatievereisten variëren per tool. Veel SystemVerilog-constructies zijn synthesiseerbaar in beperkte mate, maar veel verificatiegerichte features zoals klassen, dynamische geheugenallocatie en SVA zijn primair bedoeld voor simulatie en niet voor synthese. SystemVerilog blijft daardoor centraal in moderne ASIC- en FPGA-ontwerpen, vooral in combinatie met geavanceerde testbenches en verificatieprocessen.