Cacheontwerp

Cacheontwerp verwijst naar het proces van het plannen en implementeren van caches in computerarchitectuur met als doel de executie van programma's te versnellen door geheugenlatentie te verlagen en de doorvoersnelheid te verhogen. Een cache is een klein, snel geheugen dat de meest recente of vaak geraadpleegde gegevens tussen processor en hoofdgeheugen houdt. Het ontwerp bepaalt hoe deze data worden gebufferd, gemapt en vervangen.

Belangrijke ontwerpkeuzes zijn de cachegrootte, de regelgrootte (line size), de organisatie van de cache (direct gemapt, set-associatief of volledig geassocieerd) en het niveau in de hiërarchie (L1, L2, L3). Direct gemapte caches zijn eenvoudig maar minder flexibel; set-associatieve caches bieden een balans tussen complexiteit en prestatie.

Misses worden gedefinieerd als cache-miss: compulsory (eerste toegang), conflict (samenstelling in set beperkt), en capacity (onvoldoende ruimte). Vervangingsbeleid bepaalt welke data worden verwijderd bij een miss; veelgebruikte policy: LRU, FIFO of random. Schrijfstrategieën zoals write-through versus write-back en write-allocate versus no-write-allocate beïnvloeden bandbreedte en latentie.

In multi-core systemen spelen cache-coherentie en consistentie een rol; protocollen zoals MESI zorgen voor coherente caches. Daarnaast zijn prefetching en inclusiviteit versus exclusiviteit tussen niveaus ontwerpkeuzes die latentie kunnen verlagen en bandbreedte verhogen, maar extra complexiteit en energieverbruik introduceren.

Het evalueren van cacheontwerpen gebeurt via simulaties en benchmarks, met metrics als hit rate, miss latency en totale systeemprestatie. Het cacheontwerp is een cruciale factor in zowel CPU-, GPU- als embedded-architecturen.